RISC-V od oprogramowania do krzemu: programowanie, Linux, FPGA i zastosowania AI - Plan Szkolenia

Podstawy architektury RISC-V i przegląd ekosystemu

Krajobraz ISA RISC-V i adopcja w przemyśle

• Filozofia otwartej architektury ISA i krajobraz standaryzacji RISC-V International
• Model mentalny RISC-V: architektura Load-Store, plik rejestrów, kolejność bajtów
• Porównanie z ARM, x86 i POWER: kompromisy dla heterogenicznych architektur obliczeniowych
• Ocena dojrzałości ekosystemu: SiFive, T-Head, Western Digital i rosnąca społeczność otwartego krzemu
• Znormalizowane interfejsy: uprzywilejowana ISA RISC-V, warstwa abstrakcji oprogramowania maszynowego (MSBL)

Modele pamięci i zgodność z ABI

• Specyfikacja architektury nieuprzywilejowanej: mapa CSR, obsługa wyjątków i hierarchie pamięci
• Zestawy instrukcji RV32I / RV64I i zgodność z ABI dla przenośności binariów między platformami
• Konwencje porządkowania pamięci i instrukcje barier dla systemów wieloprocesorowych

Programowanie asemblerowe RISC-V i łańcuch narzędzi kompilatora

Programowanie instrukcji niskiego poziomu

• Podstawowe instrukcje całkowitoliczbowe (I), rozszerzenia Mnożenie/Dzielenie (M), operacje atomowe (A)
• Strategie programowania uwzględniające szerokość bitów dla 32-bitowych i 64-bitowych celów RISC-V
• Konwencje wywołań i zarządzanie ramką stosu dla systemów wbudowanych i oprogramowania czasu rzeczywistego

Biegłość w łańcuchu narzędzi kompilatora

• Łańcuch narzędzi kompilatora oparty na LLVM: Clang, LLVM, Binutils do kompilacji krzyżowej RISC-V
• Skrypty linkera, sekcje i konfiguracja układu pamięci dla środowisk bare-metal i RTOS
• Wbudowane funkcje kompilatora, poziomy optymalizacji i strojenie kodu sterowane profilowaniem
• Przepływy pracy przy tworzeniu otwartych łańcuchów narzędzi: budowanie, testowanie i pakowanie niestandardowych łańcuchów GCC/Clang

Rozwój systemów wbudowanych i systemów operacyjnych czasu rzeczywistego

Programowanie bare-metal i RTOS

• Programowanie systemowe w Rust dla RISC-V: abstrakcje o zerowym koszcie, niebezpieczne zarządzanie pamięcią i rozwój bare-metal
• Środowiska No-Std: niestandardowe linkery, rozwój sterowników urządzeń i wejście/wyjście mapowane w pamięci
• Rozwój Zephyr RTOS i Buildroot BSP dla celów RISC-V
• Interfejsy peryferyjne: programowanie GPIO, I2C, SPI, UART i kontrolera DMA

Optymalizacja mocy i wydajności

• Bramkowanie zegara, zarządzanie domenami mocy i optymalizacja trybów niskiego poboru energii
• Analiza wydajności z dokładnością do cyklu za pomocą profilerów symulacyjnych i sprzętowych liczników wydajności
• Strojenie opóźnień przerwań czasu rzeczywistego dla aplikacji krytycznych dla bezpieczeństwa

Rozwój jądra Linux i programu rozruchowego dla RISC-V

Oprogramowanie układowe rozruchowe i ekosystem programów rozruchowych

• OpenSBI (implementacja specyfikacji SBI): rozwój oprogramowania układowego programu rozruchowego
• UEFI/EDK II na RISC-V: rozwój nowoczesnego stosu rozruchowego oprogramowania układowego
• Portowanie Coreboot i U-Boot dla komputerów jednopłytkowych RISC-V

Integracja z jądrem Linux

• Wkład do głównego jądra RISC-V: nakładki drzewa urządzeń, topologia CPU i rozwój sterowników kontrolera przerwań (AIA)
• Rozwój dostarczanego przez producenta BSP i konfiguracja jądra dla niestandardowych platform SoC
• Obsługa systemów plików, stos sieciowy i wsparcie konteneryzacji (Docker, Kubernetes) na systemach hostowych RISC-V

Projektowanie SoC RISC-V i prototypowanie na FPGA

Architektura i integracja wielordzeniowych SoC

• Metodologie projektowania sieci na chipie (NoC) dla wielordzeniowych procesorów RISC-V
• Spójność pamięci podręcznej Axi4/CHI i protokoły komunikacji międzyprocesorowej
• Integracja otwartego IP: OpenCores, ChIPS Framework i komponenty RTL od dostawców
• Projektowanie macierzy magistrali i integracja kontrolerów pamięci (DDR, SRAM, eMMC, PCIe)

Prototypowanie procesorów oparte na FPGA

• Synteza FPGA i implementacja rdzenia RISC-V (np. BOOM, VexRiscv, PULP)
• Asercje SystemVerilog (SVA) i metodologia weryfikacji funkcjonalnej oparta na UVM
• Narzędzia weryfikacji formalnej i testowanie oparte na właściwościach do walidacji rdzenia RISC-V

Rozszerzenia wektorowe RISC-V i akceleracja dziedzinowa

Dogłębna analiza rozszerzenia RVV (RISC-V Vector)

• Wektorowe ładowanie/przechowywanie, wektorowe mnożenie-dodawanie z fuzją (VFMA) i akceleracja obliczeń macierzowych
• Operacje wektorowe o zmiennej długości (VL, VLEN) dla zoptymalizowanego pod obciążenie wykonania SIMD
• Operacje masek wektorowych, kontrola segmentów i elastyczność typów danych dla obciążeń DSP i ML

Niestandardowe projektowanie DSP i instrukcji dziedzinowych

• Projektowanie akceleratorów dziedzinowych poprzez niestandardowe rozszerzenia i interfejsy operandów oparte na CBAR
• Modyfikacje frontendu kompilatora do generowania niestandardowych instrukcji i emisji kodu
• Strategie podziału sprzętowo-programowego dla integracji akceleratorów w produkcyjnych SoC

Akceleracja AI i uczenie maszynowe na brzegu sieci na RISC-V

Projektowanie i integracja NPU dla procesorów RISC-V

• Architektura jednostki przetwarzania neuronowego: macierze systoliczne, rdzenie tensorowe i kompresja wag do akceleracji AI na chipie
• Techniki kwantyzacji modeli (INT8, INT4, FP8) do wdrażania na brzegu sieci na RISC-V
• Kompatybilność z frameworkami: TensorFlow Lite Micro, ONNX Runtime i PyTorch Edge na celach RISC-V

Obliczenia heterogeniczne dla obciążeń AI

• Współprojektowanie hostowego CPU RISC-V z akceleratorem AI NPU dla potoków wnioskowania w czasie rzeczywistym
• Optymalizacja podsystemu pamięci: zarządzanie przepustowością HBM/DDR dla wag i aktywacji modeli ML
• Budżetowanie termiczne i energetyczne dla systemów wnioskowania AI na brzegu sieci

Bezpieczeństwo sprzętowe i przetwarzanie poufne na RISC-V

Ochrona pamięci fizycznej i zaufane wykonanie

• Ochrona pamięci fizycznej (PMP) i mechanizmy bezpieczeństwa mechanizmu przechodzenia po tablicy stron
• Architektury bezpiecznych enklaw/TEE dla RISC-V: integracja OP-TEE, zaufane środowiska wykonawcze klasy SEV
• Bezpieczeństwo łańcucha rozruchowego: korzeń zaufania, bezpieczny rozruch i atestacja mierzonego uruchomienia

Akceleracja kryptograficzna

• Rozszerzenia kryptograficzne RISC-V (Zk, Zkr, K): akceleracja SHA, AES, RSA, RSA-PSS i ECC
• Integracja kryptografii postkwantowej (PQC) dla procesorów RISC-V nowej generacji
• Techniki łagodzenia ataków kanałami bocznymi: programowanie w stałym czasie, maskowanie i sprzętowe generatory liczb losowych

Zaawansowana architektura niestandardowa i projektowanie rozszerzeń ISA

Architektura dziedzinowa i niestandardowe rozszerzenia instrukcji

• Metodologia projektowania rozszerzeń ISA: kodowanie, tablice kodowania, analiza wpływu na ABI i proces zgłaszania specyfikacji do RISC-V International
• Projektowanie niestandardowego pliku rejestrów z CBAR (rejestry niestandardowego adresu bazowego) do dysponowania operandami
• Potokowanie instrukcji, wykrywanie hazardów i modyfikacje potoku dla niestandardowych rozszerzeń

Weryfikacja i zatwierdzenie modyfikacji architektury niestandardowej

• Projektowanie stanowisk testowych dla niestandardowych rozszerzeń: generowanie bodźców ukierunkowane vs. losowe z ograniczeniami
• Frameworki testów regresyjnych i weryfikacja sterowana pokryciem dla modyfikacji architektonicznych
• Testowanie interoperacyjności: zapewnienie funkcjonowania niestandardowych instrukcji w ramach ustalonych ograniczeń ABI

Zastosowania RISC-V krytyczne dla bezpieczeństwa i w motoryzacji

Bezpieczeństwo funkcjonalne i zgodność ze standardami motoryzacyjnymi

• Zgodność z bezpieczeństwem funkcjonalnym ISO 26262 dla motoryzacyjnych procesorów RISC-V
• Klasyfikacja ASIL-Q i opracowanie instrukcji bezpieczeństwa dla krzemowego IP RISC-V
• Deterministyczna obsługa przerwań, pary rdzeni w trybie lockstep i ochrona pamięci dla systemów RISC-V krytycznych dla bezpieczeństwa

Przemysłowe zastosowania czasu rzeczywistego i edge computing

• Zgodność z IEC 61508 SIL i deterministyczne planowanie na wielordzeniowych platformach RISC-V
• Rozwój przemysłowych bram IoT z RISC-V: łączność, analityka brzegowa i systemy aktualizacji firmware OTA

Projekt końcowy: kompleksowy rozwój systemu RISC-V od początku do końca

Projekt obejmujący pełny cykl życia

• Specyfikacja architektury: rozszerzenia ISA i projekt konfiguracji rdzenia dla zdefiniowanego przypadku użycia
• Implementacja RTL w SystemVerilog z testbenchami UVM i pokryciem weryfikacji formalnej
• Prototypowanie na FPGA, rozwój oprogramowania układowego rozruchowego i integracja stosu sterowników bare-metal
• Dostosowanie Linux BSP i łańcucha narzędzi dla niestandardowego rdzenia RISC-V
• Wdrożenie obciążenia AI: integracja NPU, kwantyzacja modelu i testy porównawcze wydajności
• Walidacja bezpieczeństwa: egzekwowanie PMP, bezpieczny rozruch i testy porównawcze akceleracji kryptograficznej
• Dokumentacja architektury technicznej, analiza strategii IP i prezentacja dla zespołu międzyfunkcyjnego