Dziękujemy za wysłanie zapytania! Jeden z członków naszego zespołu skontaktuje się z Państwem wkrótce.
Dziękujemy za wysłanie rezerwacji! Jeden z członków naszego zespołu skontaktuje się z Państwem wkrótce.
Plan Szkolenia
Podstawy architektury RISC-V i przegląd ekosystemu
Krajobraz ISA RISC-V i adopcja w przemyśle
- Filozofia otwartej ISA i krajobraz standaryzacji RISC-V International
- Model mentalny RISC-V: architektura Load-Store, plik rejestrów, kolejność bajtów
- Porównanie z ARM, x86 i POWER: kompromisy w heterogenicznych architekturach obliczeniowych
- Ocena dojrzałości ekosystemu: SiFive, T-Head, Western Digital i rosnąca społeczność otwartego krzemu
- Standaryzowane interfejsy: RISC-V Privileged ISA, Warstwa abstrakcji oprogramowania maszyny (MSBL)
Modele pamięci i zgodność z ABI
- Specyfikacja architektury bez uprawnień: mapa CSR, obsługa wyjątków i hierarchie pamięci
- Zestawy instrukcji RV32I/RV64I i zgodność z ABI dla przenośności binarnej między platformami
- Konwencje porządku pamięci i instrukcje barier dla systemów wieloprocesorowych
Programowanie w asemblerze RISC-V i łańcuch narzędzi kompilatora
Programowanie instrukcji niskopoziomowych
- Podstawowe instrukcje całkowitoliczbowe (I), rozszerzenia Multiply/Divide (M) i operacje atomowe (A)
- Strategie programowania z uwzględnieniem bitowości dla celów RISC-V 32-bitowych i 64-bitowych
- Konwencje wywołań i zarządzanie ramkami stosu dla systemów wbudowanych i czasu rzeczywistego
Biegłość w łańcuchu narzędzi kompilatora
- Łańcuch narzędzi kompilatora oparty na LLVM: Clang, LLVM, Binutils do kompilacji krzyżowej dla RISC-V
- Skrypty linkera, sekcje i konfiguracja układu pamięci dla środowisk bare-metal i RTOS
- Intrinsic kompilatora, poziomy optymalizacji i dostrajanie kodu oparte na profilowaniu
- Procesy rozwoju otwartoźródłowego łańcucha narzędzi: budowanie, testowanie i pakowanie niestandardowych łańcuchów GCC/Clang
Rozwój systemów wbudowanych i systemów operacyjnych czasu rzeczywistego
Programowanie bare-metal i RTOS
- Programowanie systemowe w Rust dla RISC-V: abstrakcje zerowego kosztu, zarządzanie pamięcią unsafe i rozwój bare-metal
- Środowiska No-Std: niestandardowe linkery, rozwój sterowników urządzeń i pamięć mapowaną I/O
- Rozwój Zephyr RTOS i BSP Buildroot dla celów RISC-V
- Interfejsowanie peryferiów: programowanie GPIO, I2C, SPI, UART i kontrolerów DMA
Optymalizacja mocy i wydajności
- Zarządzanie domenami mocy, optymalizacja trybów niskiego poboru mocy i clock gating
- Analiza wydajności z dokładnością cyklu za pomocą profilerów symulacyjnych i liczników wydajności sprzętowej
- Dostrajanie opóźnień przerwań w czasie rzeczywistym dla aplikacji krytycznych pod względem bezpieczeństwa
Rozwój jądra Linux i bootloadera dla RISC-V
Ekosystem firmware i bootloader
- OpenSBI (implementacja specyfikacji SBI): rozwój firmware bootloadera
- UEFI/EDK II na RISC-V: rozwój nowoczesnego stosu firmware boot
- Portowanie Coreboot i U-Boot dla jednopłytkowych komputerów RISC-V
Integracja z jądrem Linux
- Wkład do głównego nurtu jądra RISC-V: nakładki drzewa urządzeń, topologia CPU i rozwój sterowników kontrolera przerwań (AIA)
- Rozwój BSP dostawcy i konfiguracja jądra dla niestandardowych platform SoC
- Obsługa systemów plików, stosu sieciowego i konteneryzacji (Docker, Kubernetes) na systemach hostujących RISC-V
Projektowanie SoC RISC-V i prototypowanie na FPGA
Architektura wielordzeniowych SoC i integracja
- Metodologie projektowania Network-on-Chip (NoC) dla wielordzeniowych procesorów RISC-V
- Protokoły spójności pamięci podręcznej Axi4/CHI i komunikacji międzyprocesorowej
- Integracja otwartoźródłowych IP: OpenCores, ChIPS Framework i komponenty RTL dostawców
- Projektowanie macierzy szyn i integracja kontrolerów pamięci (DDR, SRAM, eMMC, PCIe)
Prototypowanie procesorów na FPGA
- Synteza i implementacja rdzenia RISC-V na FPGA (np. BOOM, VexRiscv, PULP)
- Asercje SystemVerilog (SVA) i metodologia weryfikacji funkcjonalnej oparta na UVM
- Narzędzia weryfikacji formalnej i testowanie oparte na właściwościach do walidacji rdzenia RISC-V
Rozszerzenia wektorowe RISC-V i akceleracja specyficzna dla domeny
Dogłębne omówienie rozszerzenia RVV (RISC-V Vector)
- Wektorowe operacje load/store, vector-fused multiply-add (VFMA) i akceleracja obliczeń macierzowych
- Operacje wektorowe o zmiennej długości (VL, VLEN) dla zoptymalizowanego pod kątem obciążeń wykonania SIMD
- Operacje maskowania wektorowego, kontrola segmentów i elastyczność typów danych dla obciążeń DSP i ML
Projektowanie niestandardowych instrukcji DSP i specyficznych dla domeny
- Projektowanie akceleratorów specyficznych dla domeny poprzez niestandardowe rozszerzenia i interfejsy operandów oparte na CBAR
- Modyfikacje frontendu kompilatora do generowania niestandardowych instrukcji i emisji kodu
- Strategie podziału sprzętowo-programowego dla integracji akceleratorów w produkcyjnych SoC
Akceleracja AI i uczenie maszynowe na urządzeniach brzegowych z RISC-V
Projektowanie i integracja NPU dla procesorów RISC-V
- Architektura Neural Processing Unit: macierze systolowe, rdzenie tensorowe i kompresja wag dla akceleracji AI na chipie
- Techniki kwantyzacji modeli (INT8, INT4, FP8) dla wdrożeń brzegowych na RISC-V
- Kompatybilność frameworków: TensorFlow Lite Micro, ONNX Runtime i PyTorch Edge na celach RISC-V
Heterogeniczne obliczenia dla obciążeń AI
- Współprojektowanie hosta CPU RISC-V z akceleratorem AI NPU dla potoków inferencji w czasie rzeczywistym
- Optymalizacja podsystemu pamięci: zarządzanie przepustowością HBM/DDR dla wag i aktywacji modeli ML
- Budżetowanie termiczne i energetyczne dla systemów inferencji AI na urządzeniach brzegowych
Bezpieczeństwo sprzętowe i bezpieczne obliczenia na RISC-V
Ochrona pamięci fizycznej i zaufane wykonanie
- Mechanizmy ochrony pamięci fizycznej (PMP) i bezpieczeństwa Page Table walker
- Architektury Secure Enclave/TEE dla RISC-V: integracja OP-TEE, zaufane środowiska wykonania klasy SEV
- Bezpieczeństwo łańcucha rozruchowego: root of trust, bezpieczny rozruch i atestacja uruchomienia
Akceleracja kryptograficzna
- Rozszerzenia kryptograficzne RISC-V (Zk, Zkr, K): akceleracja SHA, AES, RSA, RSA-PSS i ECC
- Integracja kryptografii postkwantowej (PQC) dla procesorów RISC-V nowej generacji
- Techniki łagodzenia ataków kanałowych: programowanie stałoczasowe, maskowanie i generatory liczb losowych sprzętowych
Zaawansowane projektowanie architektury niestandardowej i rozszerzeń ISA
Architektura specyficzna dla domeny i niestandardowe rozszerzenia instrukcji
- Metodologia projektowania rozszerzeń ISA: kodowanie, tabele kodowania, analiza wpływu na ABI i proces składania specyfikacji do RISC-V International
- Projektowanie niestandardowego pliku rejestrów z CBAR (Custom Base Address Registers) do wysyłania operandów
- Potokowanie instrukcji, wykrywanie hazardów i modyfikacje potoku dla niestandardowych rozszerzeń
Weryfikacja i zatwierdzanie modyfikacji architektury niestandardowej
- Projektowanie testbenchu dla niestandardowych rozszerzeń: generowanie bodźców kierowanych vs. losowych z ograniczeniami
- Frameworki testów regresyjnych i weryfikacja oparta na pokryciu dla modyfikacji architektonicznych
- Testowanie interoperacyjności: zapewnienie działania niestandardowych instrukcji w ramach ograniczeń ABI
Zastosowania RISC-V w systemach krytycznych i motoryzacji
Zgodność z normami bezpieczeństwa funkcjonalnego i motoryzacyjnymi
- Zgodność z normą ISO 26262 dla procesorów RISC-V w motoryzacji
- Klasyfikacja ASIL-Q i rozwój podręcznika bezpieczeństwa dla IP krzemowego RISC-V
- Deterministyczna obsługa przerwań, pary rdzeni lockstep i ochrona pamięci dla systemów RISC-V krytycznych pod względem bezpieczeństwa
Zastosowania przemysłowe w czasie rzeczywistym i obliczenia brzegowe
- Zgodność z normą IEC 61508 SIL i deterministyczne planowanie na wielordzeniowych platformach RISC-V
- Rozwój bramek IoT przemysłowych z RISC-V: łączność, analityka brzegowa i systemy aktualizacji firmware OTA
Projekt końcowy: End-to-End rozwój systemu RISC-V
Projekt pełnego cyklu
- Specyfikacja architektury: projektowanie rozszerzeń ISA i konfiguracji rdzenia dla zdefiniowanego przypadku użycia
- Implementacja RTL w SystemVerilog z testbenchemi UVM i pokryciem weryfikacji formalnej
- Prototypowanie na FPGA, rozwój firmware bootloadera i integracja stosu sterowników bare-metal
- Dostosowanie BSP Linux i łańcucha narzędzi dla niestandardowego rdzenia RISC-V
- Wdrożenie obciążeń AI: integracja NPU, kwantyzacja modeli i benchmarkowanie wydajności
- Walidacja bezpieczeństwa: egzekwowanie PMP, bezpieczny rozruch i benchmarkowanie akceleracji kryptograficznej
- Dokumentacja architektury technicznej, analiza strategii IP i prezentacja dla zespołów międzyfunkcyjnych
21 godzin
Opinie uczestników (3)
Wyjaśnienia i interaktywność trenera naprawdę dobrze przedstawiły temat; nawet mimo że prawdopodobnie nie byłem wystarczająco doświadczony, nauczyłem się bardzo wiele!
Pieter Bruynseels - Spot Buy Center BV
Szkolenie - Design Patterns
Przetłumaczone przez sztuczną inteligencję
Polubiłem platformę, której używaliśmy. Była naprawdę przyjazna i łatwa w użyciu. Polubiłem sekcję dotyczącą TypeScript, szczególnie część o przestrzeniach nazw i modułach.
Robert - DB Global Technology
Szkolenie - JavaScript - Advanced Programming
Przetłumaczone przez sztuczną inteligencję
Mnogość przykładów i sposoby ich zastosowania.
